Aldec Active HDL V6.3.1460 整合電路硬體設計 英文版





軟體簡介:

AldecActiveHDLV6.3.1460整合電路硬體設計英文版


產品功能與介紹MRzBBQ_
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計畫管理3,G4
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多設計工作環境：提供使用者於同一Active-HDL環境下，開啟多個設計，所有模
組均可分別設計，然後整合成一個頂層設計。BI;
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連結CeloxciaDK設計模組之介面：提供快速連接功能鍵連結CeloxciaDK設計
模組，Active-HDL可在單一作業環境下，同時支援HDL與C的合成作業。
整合不同FPGA設計工具於單一管理系統：此Tcl架構設計流程管理系統，允許
使用者於單一作業環境下，選擇任何的合成與執行工具之組合，其他公司之設計工
具均可再此系統下執行，並適用於多設計下，而與代工廠商無關。
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支援C、C++、與Handel-C：C語言可藉此系統與HDL或EDIF模組連結，從設計輸入至
執行階段皆可支援各種設計語言。%}C;;0Hu!
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伺服器環境資源最佳化：有效應用伺服器環境中之其他位置增加合成與執行工具，
藉由自動化的排定系統，模擬、合成、執行工作可被指派到遠端的機器上，而不佔.
用到設計者本身的機器資源。Hwbdn-X7g
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設計輸入.ByH8tA,
支援HTML格式輸出：使用者可經由HTML格式檢視設計，圖形物件亦可檢視，此功能
提供單一之型式與結構，使HTML輸出與Active-HDL之介面相同。
編譯順序：允許設計者排定設計與相連之資料檔的編譯順序。
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區塊圖表編輯器：設定目標輸出模式為VHDL、Verilog、或EDIF。
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設計重複使用：可將Viewlogic、Xilinx基礎系列、Active-CAD草圖、或元件庫輸,
入至區塊圖表編輯器。fPm|?f3
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改善操作平台：加強雙向溝通能力，允許設計者於顯示訊息時同時輸入指令。
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HDL編輯器：以不同色彩標記關鍵字與指令，以不同色彩標記並報告錯誤訊息，
ToolTips可顯示錯誤訊息，並將訊號值直接顯示於編輯器上。
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程式碼圖形化：可將VHDL、Verilog、或EDIF程式碼，自動產生圖形式區塊圖表，
此轉換器亦可將HDL程式碼轉換置入狀態流程圖表，並顯示於狀態流程編譯器之視'
窗中。t9`\h=*w
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狀態流程編譯器：自動產生VHDL或Verilog程式碼之狀態圖表。
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自動產生測試訊號模組：全自動化產生各種之測試訊號模組。
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程式語言輔助：可使用VHDL或Verilog程式語言、合成與模擬模板